Cerebras CS-4 เอาเวเฟอร์ทั้งแผ่นสามใบมาต่อกันในแร็คเดียว — แต่ตัวเลข 750 PFLOPS ที่โฆษณาคือ sparse FP16 และ SRAM ไม่ได้เพิ่มขึ้นเลยแม้แต่ไบต์เดียว

เมื่อ 19 สิงหาคม 2026 Cerebras เปิดตัว CS-4 ระบบ AI ระดับแร็คตัวแรกของบริษัท พร้อมโปรเซสเซอร์รุ่นใหม่ WSE-3 Turbo โดยข้อความโฆษณาหลักคือ “inference เร็วกว่าระบบที่ใช้ GPU ได้ถึง 30 เท่า” และให้ throughput ต่อวัตต์มากกว่า CS-3 ถึง 10 เท่า

ตัวเลขบนสไลด์ใหญ่มาก แต่ข่าวนี้เป็นตัวอย่างที่ดีมากของเหตุผลว่าทำไมนักพัฒนาที่ต้องตัดสินใจเรื่องโครงสร้างพื้นฐานควรอ่านตารางสเปกให้จบก่อนอ่านพาดหัว — เพราะสิ่งที่เปลี่ยนจริง ๆ ในรุ่นนี้ กับสิ่งที่ยังเหมือนเดิม บอกเล่าเรื่องคนละเรื่องกับที่โฆษณาบอก

สเปกที่ประกาศ

WSE-3 Turbo ต่อหนึ่งเวเฟอร์:

รายการ	ค่า
ทรานซิสเตอร์	4 ล้านล้านตัว
AI cores	900,000
SRAM บนเวเฟอร์	44GB
กระบวนการผลิต	TSMC 5nm
ประสิทธิภาพ (sparse FP16)	250 PFLOPS
แบนด์วิดท์หน่วยความจำ	43.2 PB/วินาที
แบนด์วิดท์ fabric	53.5 PB/วินาที
กำลังไฟ (ประเมิน)	~54kW

และ CS-4 หนึ่งระบบประกอบด้วย WSE-3 Turbo สามแผ่น รวมเป็น 750 PFLOPS, SRAM 132GB, แบนด์วิดท์หน่วยความจำรวม 129.6 PB/วินาที และ I/O latency แบบ chain topology ที่ 2 ไมโครวินาที ต่อเน็ตเวิร์กกับสวิตช์ของ Arista ขยายคลัสเตอร์ได้สูงสุด 2,048 โหนด

ฝั่งกายภาพ Cerebras เรียกสถาปัตยกรรมแร็คนี้ว่า Nexus — power shelf สามชุดด้านหน้า compute backpack สามชุดด้านหลัง อ้างว่าใช้ชิ้นส่วนน้อยลง 50% ติดตั้งเร็วขึ้น 3 เท่า และมีระบบอัตโนมัติในการผลิตเพิ่มขึ้น 60% เมื่อเทียบกับรุ่นก่อน สถานะตอนนี้คือเปิดให้ลูกค้าที่คัดเลือกแล้วใช้ก่อน และเริ่มส่งมอบทั่วไปภายในไตรมาสนี้

สามจุดที่ควรอ่านให้ออกก่อนตื่นเต้นกับ 30 เท่า

หนึ่ง: 250 PFLOPS นั้นเป็น sparse FP16 ไม่ใช่ dense ตัวเลข sparse ตั้งอยู่บนสมมติฐานว่าน้ำหนักของโมเดลมีค่าศูนย์อยู่ในสัดส่วนที่กำหนด แล้วฮาร์ดแวร์ข้ามการคูณเหล่านั้นไปได้ ในทางปฏิบัติมันหมายถึงตัวเลขที่สูงกว่าความเป็นจริงสำหรับโมเดลที่ไม่ได้ถูกทำ sparsity มาเป็นพิเศษ และเมื่อเอาไปเทียบกับตัวเลข dense ของ GPU มันคือการเทียบคนละหน่วย นี่ไม่ใช่การโกง — ผู้ผลิตชิปทุกเจ้ารายงานทั้งสองค่า — แต่คนอ่านต้องรู้ว่ากำลังดูค่าไหน

สอง: WSE-3 Turbo คือชิปเดิม ที่เร่งสัญญาณนาฬิกา ทรานซิสเตอร์ 4 ล้านล้าน คอร์ 900,000 SRAM 44GB และกระบวนการผลิต 5nm — ทุกตัวเลขนี้เท่ากับ WSE-3 เดิมทุกประการ สิ่งที่เปลี่ยนคือ สัญญาณนาฬิกาถูกเพิ่มจาก 1.4 GHz เป็น 2.8 GHz ตามการวิเคราะห์ของ The Next Platform ซึ่งอธิบายคำว่า “เร็วขึ้นสองเท่าต่อเวเฟอร์” ได้ตรงตัว และอธิบายด้วยว่าทำไมระบบถึงต้องการการจ่ายไฟที่เพิ่มเป็นเท่าตัวและระบบระบายความร้อนที่มากกว่าเดิมกว่าเท่าตัว

นี่คือการอัปเกรดที่ถูกต้องตามหลักวิศวกรรมและอาจเป็นทางเลือกที่ฉลาดที่สุดในเชิงธุรกิจ (ได้ของเร็วขึ้นโดยไม่ต้อง tape-out ชิปใหม่ที่ใช้เวลาเป็นปี) แต่มันไม่ใช่ชิปเจเนอเรชันใหม่ และการเรียกว่า “Turbo” ก็ตรงกับความเป็นจริงมากกว่าที่พาดหัวส่วนใหญ่สื่อ

สาม และสำคัญที่สุด: SRAM ไม่ได้เพิ่มขึ้นเลย และนี่คือจุดที่กระทบผู้ใช้จริงที่สุด จุดขายทั้งหมดของสถาปัตยกรรม wafer-scale ของ Cerebras คือการเก็บน้ำหนักโมเดลไว้ใน SRAM บนเวเฟอร์ ไม่ต้องวิ่งไปหา HBM ภายนอก — ความเร็ว 43.2 PB/วินาที มาจากตรงนั้น แต่เมื่อการประมวลผลเพิ่มเป็นสองเท่าขณะที่หน่วยความจำเท่าเดิม อัตราส่วน compute-to-memory ก็เอียงไปอีกทาง The Next Platform ตั้งข้อสังเกตตรง ๆ ว่าคอร์อาจไม่สามารถใช้แบนด์วิดท์ที่มีอยู่ได้เต็มที่ และคาดว่า WSE-4 อาจต้องแก้ด้วยการซ้อน SRAM แบบ 3D

ในทางปฏิบัติ: CS-4 หนึ่งเครื่องมี SRAM 132GB ส่วนคำโฆษณาที่ว่า “เกิน 1,000 โทเคนต่อวินาทีบนโมเดลที่ใหญ่กว่า 10 ล้านล้านพารามิเตอร์” นั้นชัดเจนว่าหมายถึงคลัสเตอร์ ไม่ใช่กล่องเดียว โมเดลขนาดนั้นแม้จะบีบเป็น 4-bit ก็ยังต้องการหน่วยความจำระดับหลายเทระไบต์ ตัวเลขนี้จึงเป็นตัวเลขของระบบที่ต่อกันหลายสิบแร็ค ไม่ใช่สิ่งที่ซื้อเครื่องเดียวแล้วได้

อีกเรื่องที่ควรสังเกต: ServeTheHome รายงานว่า CS-4 ให้ประสิทธิภาพ 6 เท่าของ CS-3 ซึ่งเป็นตัวเลขที่สอดคล้องกับสเปกอย่างสมบูรณ์ (2 เท่าต่อเวเฟอร์ × 3 เวเฟอร์ต่อระบบ) และเป็นตัวเลขที่มีความหมายกว่า “30 เท่าของ GPU” มาก เพราะมันเทียบของชนิดเดียวกัน

มุมมอง AI Curator

สิ่งที่ CS-4 บอกเราจริง ๆ ไม่ใช่ว่า Cerebras แซง NVIDIA แล้ว แต่คือการแข่งขันด้าน inference ได้เปลี่ยนจากการแข่ง FLOPS ไปเป็นการแข่งเรื่องหน่วยความจำอย่างสมบูรณ์

ตลอดปีที่ผ่านมา ทุกความพยายามที่จะทำให้ inference เร็วขึ้นล้วนวนอยู่รอบปัญหาเดียวกัน — เอาน้ำหนักโมเดลไปวางไว้ใกล้หน่วยประมวลผลให้ได้มากที่สุด นั่นคือเหตุผลที่ทั้งวงการหมกมุ่นกับ quantization (บีบน้ำหนักให้เล็กลง), กับ MoE (ใช้น้ำหนักแค่บางส่วนต่อโทเคน), และกับ HBM รุ่นใหม่ทุกเจเนอเรชัน Cerebras เลือกคำตอบที่สุดโต่งที่สุดคือทำชิปให้ใหญ่เท่าเวเฟอร์เพื่อให้ SRAM บนตัวชิปมีมากพอ — และตอนนี้กำลังชนเพดานของคำตอบนั้น การที่ต้องเร่งนาฬิกาแทนที่จะเพิ่ม SRAM คือสัญญาณว่าทางที่ง่ายกว่าหมดแล้ว

ในแง่นี้ ข่าว CS-4 กับข่าว Dynamic 3.0 GGUF ของ Unsloth ที่ออกวันเดียวกัน คือสองด้านของเหรียญเดียวกัน ด้านหนึ่งใช้เงินหลายล้านดอลลาร์ต่อแร็คเพื่อขยับหน่วยความจำเข้าใกล้การประมวลผล อีกด้านหนึ่งใช้อัลกอริทึมบีบโมเดลให้เล็กลงจนพอดีกับหน่วยความจำที่มีอยู่แล้ว ทั้งสองแก้ปัญหาเดียวกัน และในระยะกลาง ด้านที่สองมีคนใช้ได้มากกว่ามหาศาล

สำหรับภูมิภาคนี้ ประเด็นที่มีน้ำหนักที่สุดคือเรื่องพลังงาน ตัวเลข ~54kW ต่อเวเฟอร์ (และแร็คหนึ่งมีสามแผ่น) เป็นความหนาแน่นของกำลังไฟที่ดาต้าเซนเตอร์ส่วนใหญ่ในไทยและอาเซียนยังรองรับไม่ได้โดยไม่ต้องรื้อระบบระบายความร้อนใหม่ทั้งชั้น เราเคยเขียนไว้ตอน Cerebras เข้าตลาดหุ้นเมื่อ พ.ค. ว่าเศรษฐกิจ inference จะเป็นตัวกำหนดว่าใครสร้าง sovereign AI ได้จริง — CS-4 ยิ่งตอกย้ำจุดนั้น เพราะฮาร์ดแวร์ที่เร็วที่สุดกำลังเดินไปทางที่ต้องการโครงสร้างพื้นฐานเฉพาะทางมากขึ้นเรื่อย ๆ ไม่ใช่น้อยลง ประเทศที่ยังไม่มีดาต้าเซนเตอร์ระดับนั้นจะไม่ได้แค่ “ช้ากว่า” แต่จะเข้าไม่ถึงชั้นบนสุดของเทคโนโลยีเลย และต้องเช่าผ่าน API ของคนอื่นต่อไป

คำแนะนำสำหรับทีมที่กำลังวางแผนงบประมาณ: อย่าตัดสินใจจากตัวเลขในข่าวประชาสัมพันธ์ของผู้ผลิตชิปเจ้าไหนทั้งนั้น สิ่งที่ควรถามคือ ต้นทุนต่อล้านโทเคนของโมเดลที่คุณใช้จริง ที่ latency ที่คุณต้องการจริง — ซึ่งเป็นตัวเลขที่ไม่มีอยู่ในสไลด์เปิดตัวของใครเลย และมักต้องรอสามถึงหกเดือนกว่าจะมีคนวัดออกมาอย่างเป็นกลาง

แหล่งข่าว

• Cerebras CS-4 — หน้าผลิตภัณฑ์ทางการ
• Cerebras Intros Faster WSE-3 Turbo Processor and First Rack-Scale CS-4 System — ServeTheHome (19 ส.ค. 2026)
• Cerebras Overclocks WSE-3 Waferscale Engine To Boost Inference Oomph In “Nexus” CS-4 — The Next Platform (19 ส.ค. 2026)