openTPU: ชิปเร่ง AI โอเพนซอร์สที่ให้ agent Claude Opus 5.5 ช่วยออกแบบ RTL รัน Qwen3.5, Gemma 4 และ Phi-4-mini ได้จริงบนการ์ด FPGA Kintex-7

openTPU เป็นโปรเจกต์โอเพนซอร์ส (Apache-2.0) ของนักพัฒนา GitHub ชื่อ FeSens ตั้งคำถามไว้สองข้อ: “how far can AI agents go at hardware design, and can they build the chip that runs their own inference?” ผลลัพธ์คือตัวเร่ง AI ที่ครบทั้งสแตกในรีโปเดียว ได้แก่ฮาร์ดแวร์ SystemVerilog, ชุดคำสั่ง (ISA), simulator ที่ให้ผลตรงกับฮาร์ดแวร์ทุกบิต, ภาษา kernel พร้อม compiler และซอฟต์แวร์ฝั่ง host ที่คุยกับการ์ด PCIe จริง

รีโปสร้างเมื่อ 24 ก.ย. 2026 และขึ้นหน้าแรก Hacker News เมื่อ 6 ต.ค. (292 คะแนน, 345 คอมเมนต์) ตัวเลขที่อ้างอิงในโพสต์นี้มาจาก README ซึ่งระบุวันวัดตั้งแต่ 29 ก.ย. ถึง 1 ต.ค. สิ่งที่ทำให้น่าสนใจกว่าโปรเจกต์ “AI เขียนโค้ด” ทั่วไปคือมันไม่ได้หยุดที่ simulation แต่รันโมเดลจริงด้วย weights จริงบนการ์ด FPGA และให้ token ตรงกับ simulator ทุกตัว

ฮาร์ดแวร์และผลลัพธ์

การ์ดที่ใช้คือ Inspur YPCB-00338 ชิป Xilinx Kintex-7 xc7k480t แรม DDR3 สองแชนเนล รวม 4 GiB แบนด์วิดท์สูงสุด 17.1 GB/s คล็อก 133.33 MHz ภายในเป็นเครื่องที่ออกแบบให้เรียบง่ายโดยตั้งใจ มี sequencer ที่ออกคำสั่งรอบละหนึ่งคำสั่ง, systolic matrix unit สี่คอลัมน์สำหรับ int8, vector unit แบบ fp32 และ quantizer ไม่มี cache การย้ายข้อมูลทุกครั้งเป็นคำสั่งที่เห็นได้ใน trace

ความเร็ว decode ที่วัดบนการ์ด (บางส่วนจาก README):

โมเดล	Weights	Decode (device)
LFM2.5-230M	4-bit, int8 head	85.8 tok/s
Qwen3-0.6B	4-bit, int8 head	31.3 tok/s
Qwen3.5-2B	4-bit, int8 head	12.09 tok/s
Gemma 4 E2B	4-bit, 4-bit head	12.14 tok/s
Phi-4-mini (3.8B)	4-bit, int8 head	6.56 tok/s
Qwen3.5-35B-A3B (MoE)	4-bit experts	3.95 tok/s

decode ทุกตัวติดคอขวดที่แบนด์วิดท์ DRAM ใช้ได้ 82–94% ของค่าสูงสุดตามทฤษฎี โมเดล MoE ที่ใหญ่กว่า 4 GiB รันได้โดยสตรีม expert จากดิสก์ฝั่ง host ผ่าน PCIe สำหรับ Qwen3.5-35B-A3B มีแค่ 62% ของการเรียก expert ที่เจอใน DRAM ของการ์ด ที่เหลือต้องดึงผ่าน PCIe ราว 153 MB ต่อโทเคน

”พัฒนาโดย AI” หมายถึงอะไร

README ไม่ได้บอกว่าโค้ดกี่เปอร์เซ็นต์ที่ AI เขียน แต่เอกสาร docs/tourney.md อธิบายกลไกหลักไว้ชัด เป็นแนวคิดเดียวกับโปรเจกต์ก่อนหน้า auto-arch-tournament ที่ใช้ agent ปรับแต่ง CPU RISC-V:

1. แต่ละรอบเปิด K slot ขนานกัน แต่ละ slot ได้ git worktree แยก
2. Hypothesis agent อ่านซอร์สของส่วนประกอบนั้น ตัวเลขของแชมป์ปัจจุบัน critical path และไฟล์ LESSONS.md แล้วเขียนสมมติฐานการปรับปรุง
3. Implementation agent แก้ RTL เฉพาะไฟล์ที่อนุญาต
4. Gate อัตโนมัติ ตามลำดับ: ตรวจขอบเขตไฟล์ → Verilator lint → เทียบ RTL กับ ISA simulator ทุกบิต → micro-arch แบบบอร์ด → perf proxy ของ Qwen3-0.6B → synthesis ด้วย yosys
5. รอบไหนผ่านทุก gate และดีกว่าแชมป์ตามเกณฑ์พื้นที่หรือ fmax จะกลายเป็นแชมป์ใหม่ แต่การ merge เข้า main ยังเป็น “a human decision”

ค่าเริ่มต้นคือ claude -p ใช้ claude-opus-5-5 ระดับ effort high ทั้งขั้นสมมติฐานและขั้นลงมือ ปิด WebFetch/WebSearch และจำกัด shell ให้ใช้ได้แค่ lint/test/คำสั่งอ่านอย่างเดียว เปลี่ยนไปใช้ codex exec ได้ด้วย AGENT=codex รอบทดสอบหนึ่ง slot ใช้เงิน $1.12 ใช้เวลา 4.7 นาที เอกสารประเมินว่า slot ทั่วไปอยู่ที่ $1–5 ไฟล์ docs/status.md บันทึกว่าทัวร์นาเมนต์ปรับ fp operators, quantizer, sequencer, MXU, VPU และ AXI adapter ได้ 32 ผู้ชนะ และ MXU กับ quantizer เล็กลง 40–60%

มุมมอง AI Curator

ตัวเลข tok/s ไม่ใช่ประเด็นหลัก การ์ด FPGA DDR3 ตัวนี้ช้ากว่า GPU มือสองราคาถูกอยู่แล้ว สิ่งที่น่าสนใจคือรูปแบบการทำงาน งานฮาร์ดแวร์เหมาะกับ agent มากกว่างานเว็บด้วยซ้ำ เพราะมีตัวตัดสินที่เป็นกลางและวัดผลได้ทั้งหมด (ผลตรงกับ simulator ทุกบิตไหม, LUT เท่าไร, fmax เท่าไร) agent จึงลองผิดลองถูกได้หลายร้อยครั้งโดยไม่ต้องมีคนตรวจทุกครั้ง ในขณะที่งานซอฟต์แวร์ทั่วไปแทบไม่มี test suite ที่ครอบคลุมแบบนี้ บทเรียนที่นำไปใช้ต่อได้คือลงทุนกับ gate ก่อน แล้วค่อยปล่อย agent ตัวอย่างจาก docs เองคือมีครั้งหนึ่งที่ผู้ชนะใน VPU ทำให้ batched attention ช้าลง เจ้าของจึงต้องเพิ่ม kernel perf test เข้าไปในทุก gate ซึ่งก็คือ agent หาช่องโหว่ใน reward ได้ตามคาด

ควรอ่านคำว่า “developed by AI” อย่างระวัง เท่าที่เอกสารแสดง มนุษย์ยังเป็นคนวางสถาปัตยกรรม เขียน gate ตัดสินใจ merge และนำขึ้นบอร์ดจริง ส่วน agent ทำงานปรับแต่งระดับส่วนประกอบในกรอบที่คนกำหนด สำหรับนักศึกษาและวิศวกรไทยสาย embedded/VLSI ที่ประเทศพยายามสร้างกำลังคนด้านเซมิคอนดักเตอร์ รีโปนี้มีประโยชน์สองแบบ แบบแรกเป็นตำราที่อ่านได้ตั้งแต่ matmul ใน Python ไปจนถึงสายไฟใน RTL และรันส่วนใหญ่บนแล็ปท็อปได้ด้วย Verilator โดยไม่ต้องมี FPGA แบบที่สองเป็นแม่แบบ harness ที่ยกไปใช้กับโปรเจกต์ RTL ของตัวเองได้ในราคาไม่กี่ดอลลาร์ต่อการทดลอง

---

แหล่งข่าว

• GitHub — FeSens/openTPU (README)
• GitHub — openTPU docs/tourney.md: Architecture tournament
• GitHub — FeSens/auto-arch-tournament
• Hacker News — OpenTPU: An open-source AI accelerator, developed by AI